本课程《数字逻辑原理与FPGA设计》系统讲授数字逻辑电路的基础理论与设计方法，涵盖逻辑代数、组合与时序电路的分析与设计，并重点介绍可编程逻辑器件（FPGA）的开发流程及Verilog HDL硬件描述语言。课程注重理论与实践结合，通过实验与设计案例，培养学生运用现代EDA工具进行数字系统设计的能力。

视频课程目录：
1. 绪论
2. 逻辑代数基础
3. 组合逻辑电路
4. 时序逻辑电路分析
5. 时序逻辑电路设计
6. 可编程逻辑器件概述
7. Verilog HDL设计基础
8. 期末自测




├─{01}--绪论
│ #1.1#--图文.pdf
│ #1.2#--图文.pdf
│ #1.3#--图文.pdf
│ #1.4#--图文.pdf
│ #1.5#--图文.pdf
│ [1.1]--数字逻辑导论.mp4
│ [1.2]--数字时代(1).mp4
│ [1.3]--第1章数字时代(1).mp4
│
├─{02}--逻辑代数基础
│ #2.1#--图文.pdf
│ #2.2#--图文.pdf
│ #2.3#--图文.pdf
│ #2.4#--图文.pdf
│ [2.2]--第2章第1讲.mp4
│ [2.3]--逻辑函数的转换方法.mp4
│ [2.4.1]--逻辑函数化简.mp4
│ [2.4.2]--任意项化简.mp4
│ [2.5]--第2章复习.mp4
│
├─{03}--组合逻辑电路
│ #3.1#--图文.pdf
│ #3.2#--图文.pdf
│ #3.3#--图文.pdf
│ #3.4#--图文.pdf
│ #3.5#--图文.pdf
│ #3.6#--图文.pdf
│ #3.8#--图文.pdf
│ [3.1]--逻辑门特性7.mp4
│ [3.2]--组合电路分析8.mp4
│ [3.3]--组合逻辑设计方法举例.mp4
│ [3.4.1]--加法器译码器设计.mp4
│ [3.4.2]--译码器应用(1).mp4
│ [3.4.3]--选择器.mp4
│ [3.4.4]--分配器.mp4
│ [3.5]--组合电路险象.mp4
│ [3.6]--实验1(1).mp4
│ [3.8.1]--实验1Q2程序的使用.mp4
│ [3.8.2]--实验2：4位加法器设计.mp4
│
├─{04}--时序逻辑电路分析
│ #4.1#--图文.pdf
│ #4.2#--图文.pdf
│ #4.3#--图文.pdf
│ #4.4#--图文.pdf
│ #4.5#--图文.pdf
│ [4.1]--时序逻辑电路模型(1).mp4
│ [4.2]--基本RS触发器.mp4
│ [4.3]--常用触发器.mp4
│ [4.4.1]--时序电路分析步骤.mp4
│ [4.4.2]--时序电路分析实例1.mp4
│ [4.4.3]--时序电路分析实例2.mp4
│ [4.5]--时序电路分析实例2(1).mp4
│
├─{05}--时序逻辑电路设计
│ #5.1#--图文.pdf
│ #5.2#--图文.pdf
│ #5.3#--图文.pdf
│ [5.1.1]--同步时序电路设计流程.mp4
│ [5.1.2]--序列检测器设计.mp4
│ [5.2]--基于触发器的计数器设计.mp4
│ [5.3]--基于MSI计数器设计.mp4
│
├─{06}--可编程逻辑器件概述
│ #6.1#--图文.pdf
│ #6.2#--图文.pdf
│ #6.3#--图文.pdf
│ #6.4#--图文.pdf
│ [6.1]--可编程逻辑器件概述.mp4
│ [6.2]--FPGA层次化设计方法.mp4
│ [6.3]--FPGA设计流程.mp4
│ [6.4]--视频35数字钟设计.mp4
│
├─{07}--VerilogHDL设计基础
│ #7.1#--图文.pdf
│ #7.2#--图文.pdf
│ #7.3#--图文.pdf
│ #7.4#--图文.pdf
│ #7.5#--图文.pdf
│ #7.6#--图文.pdf
│ #7.8#--图文.pdf
│ #7.9#--图文.pdf
│ [7.1]--HDL语言概述.mp4
│ [7.2]--V语言基本结构.mp4
│ [7.4]--VerilogHL语言基本语法及设计举例.mp4
│ [7.5]--视频常见组合逻辑电路HDL设计.mp4
│ [7.6]--时序电路HDL设计.mp4
│ [7.8]--视频35.mp4
│ [7.9]--视频36.mp4
│
└─{08}--期末自测